IBM-삼성, 반도체 트랜지스터 수직으로 쌓아 나노공정 한계 넘는다

IBM과 삼성전자가 12월 15일 수직(vertical) 트랜지스터 아키텍처를 활용한 신규 반도체 디자인(VTFET)을 발표했다.

사진=픽사베이

IBM과 삼성전자는 이번 신규 반도체 설계를 바탕으로 나노 공정을 뛰어넘는 혁신이 가능하며, 기존 스케일링된 핀펫(finFET) 아키텍처 대비 전력 사용량을 최대 85%까지 절감할 수 있다고 밝혔다.

반도체 회로 내 집적되는 트랜지스터의 수가 2년마다 두 배씩 증가한다는 무어의 법칙은 현재 빠른 속도로 한계에 직면하고 있다. 간단히 말해서 점점 더 많은 트랜지스터가 한정된 면적에 포함되어야 함에 따라, 물리적인 면적 자체가 부족해지고 있다.

기존의 트랜지스터는 반도체 표면에 수평으로 배치해 전류가 측면 또는 좌우로 흐를 수 있게 설계됐다. IBM과 삼성전자는 새로운 VTFET(Vertical Transport Field Effect Transistors) 기술을 통해 칩 표면에 수직으로 트랜지스터를 쌓아 수직 또는 상하로 전류를 흐르게 하는데 성공했다.

VTFET 공정은 칩 설계자들이 한정된 면적에 더 많은 트랜지스터를 집적할 수 있게 하며, 무어의 법칙이 가진 한계를 극복하고 성능을 높이는데 많은 장벽들을 해결한다. 아울러 트랜지스터의 접점을 개선해 전류 낭비를 줄이는 동시에 더 많은 전류가 흐를 수 있게 지원한다. 전반적으로 새로운 공정 기술은 기존 핀펫(finFET) 공정 칩 대비 2배 높은 성능 또는 전력 사용량을 85% 절감할 수 있다.

최근 IBM은 손톱만한 크기의 공간에 500억개의 트랜지스터를 집적할 수 있는 2나노미터(nm) 노드 기반 혁신 기술을 선보인 바 있다. VTFET 기술은 완전히 새로운 차원에 초점을 맞추고 있으며 무어의 법칙을 지속할 수 있는 방법을 제시한다.

이번 발표는 전 세계적인 반도체 부족 사태로 인해 칩 연구 및 개발에 대한 투자의 중요성은 물론, 컴퓨터, 가전제품, 통신 장비, 운송 시스템 및 중요한 인프라에 활용되는 반도체 자체의 중요성이 증가한 가운데 이루어져 더욱 눈길을 끈다.

이번에 발표된 혁신적인 반도체 기술은 IBM과 삼성전자가 뉴욕 올버니 나노테크 연구단지에서 진행한 공동 연구의 결과로, 이 곳에서 연구원들은 논리 회로의 확장과 반도체 성능의 경계를 넓히기 위해 공공 및 민간 부문 파트너와 긴밀히 협력하고 있다.

새로운 VTFET 아키텍처가 개발됨에 따라 향후 반도체 산업은 △나노 공정의 한계를 뛰어넘어 반도체 성능 확장 지속 △일주일간 충전 없이도 사용할 수 있는 핸드폰 배터리 △전력 소비량이 낮은 사물인터넷(IoT) 및 엣지 기기 지속적 확대 등 혁신적 개선 사항을 추진해 나갈 수 있게 됐다.

IBM 리서치 하이브리드 클라우드 및 시스템 담당 무케시 카레(Mukesh Khare) 부사장은 “현재 반도체 업계가 여러 부문에서 어려움을 겪고 있는 상황에서도 IBM과 삼성은 반도체 설계 부문에서의 혁신은 물론, ‘하드 테크’를 추구해 나가는 데 함께 노력하고 있다는 것을 보여주고 있다”고 말했다.

IBM, 5nm 칩 제작을 위해 삼성 선택

올바니 나노테크 연구단지에서 개발된 혁신적인 기술 중 많은 부분이 상업화로 이어졌다. 오늘 IBM은 삼성이 5나노 노드에 기반한 IBM 칩을 생산할 것이라고 밝혔다. 이렇게 생산된 칩은 IBM의 자체 서버 플랫폼에서 활용될 것으로 예상된다.

2018년 삼성이 IBM의 7nm 칩을 제조할 것이라고 발표한 이후, 해당 칩은 올해 초 IBM 파워10 서버 제품군에 탑재됐다. 아울러, 올해 초 공개된 IBM 텔럼 프로세서(IBM Telum Processor) 또한 IBM의 설계를 기반으로 삼성이 제조한 제품이다.

IBM이 그동안 이루어 온 반도체 혁신에는 7나노 및 5나노 공정 기술, 하이케이 메탈 게이트(HKMG) 기술, 채널 SiGe 트랜지스터, 단일 셀(Cell) DRAM, 데나드 스케일링 법칙(Dennard Scaling Law), 화학적으로 증폭된 감광액, 구리 상호 연결 배선, 실리콘-온-절연체 기술, 멀티 코어 마이크로프로세서, 임베디드 DRAM, 및 3D 칩 스태킹 기술 등이 포함된다.

VTFET 나노시트와 스케일링된 핀펫(finFET) 소자 시뮬레이션 결과는 동일한 풋프린트와 어그레시브 서브 45nm 게이트 피치에서 비교한 수치다. 핀펫은 심각한 스케일링 제약의 영향을 받는 반면, VTFET는 정전기와 파라시틱을 유지하기 때문에 VTFET 나노시트는 동등한 전력에서 스케일링 핀펫의 최대 2배 성능을 제공한다. 또 VTFET는 외삽 전력 성능 곡선의 동등한 주파수에서 비교했을 때 스케일링된 핀펫 아키텍처에 비해 최대 85%의 전력 감소를 제공할 수 있다.

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